电介质刻蚀面临材料和工艺的选择

半导体加工中，在晶片表面形成光刻胶图形，然后通过刻蚀在衬底或者衬底上面的薄膜层中选择性地除去相关材料就可以将电路图形转移到光刻胶下面的材料层上。这一工艺过程要求非常精确。但是，各种因素例如不断缩小的线宽、材料毒性以及不断变大的晶片尺寸等都会使实际过程困难得多。

　　Applied Materials公司电介质刻蚀部总经理Brian Shieh说：“前段（FEOL）和后段（BEOL）电介质刻蚀的要求各不相同，因此要求反应器基本功能具有很大的弹性，对于不同的要求都能够表现出很好的性能。”
　　Dow Chemical公司新技术部总监Michael Mills说：“从目前和近期的发展来看，电介质刻蚀设备还不会出现很大问题。”
　　“目前的研究重点是双嵌入式工艺、低k材料和高纵宽比接触孔的刻蚀。"Hitachi High Technologies America公司高级工艺经理Jason Ghormley说：“氧化硅刻蚀要求能够精确控制各向异性刻蚀过程，尽量减少侧壁钝化层，同时保证整体结构比较完美。这是氧化硅刻蚀的一个普遍问题，因为其工艺控制与化学反应相关。对于氧化硅刻蚀来说，在反应器中使用含硅材料是非常有用的，因为它能控制氟原子和含碳自由基的比例，有助于在垂直方向的刻蚀反应和控制侧壁钝化层之间取得平衡。”
　　后段和前段面临的问题
　　Shieh认为双嵌入式工艺是很复杂的应用，因为它涉及到各种各样的材料以及相应的整合问题，例如光刻胶或BARC对微通孔（via）的部分或全部填充、多层掩膜版的使用、硬掩膜层或金属掩膜层的使用等。他说：“我们需要的是一整套解决方案，不管用户的要求是什么，它都能很好地达到要求。方法之一是使刻蚀具有很宽的工艺窗口，能够提供经过优化的最佳工艺条件和很好的工艺控制能力，满足下一代材料和技术的要求。这些新功能可以同时解决前段（FEOL）和后段（BEOL）面临的各种问题。当然，对于FEOL和BEOL来说，也许还需要做一些很小的调整，但是其基本功能应该是一样的。”
　　前段（FEOL）的主要问题是刻蚀结构变得越来越小，纵宽比变得越来越大，因此重点是如何确保正确的选择比以及如何控制刻蚀后的结构和顶部/底部CD，“从硬件角度来看，为了缩短等离子体存活时间，必须提高气体流量和降低气体压力。此外，控制离子密度和能量分布也是非常重要的。”Shieh说，“从工艺角度来看，必须合理控制刻蚀粒子混合物中各组分的比例，使等离子体化学反应过程得到优化。”
　　还有一个比较普遍而且重要的问题是如何减小刻蚀工艺对低k材料的破坏。现在，半导体正在向低k工艺发展。为此，人们设计了各种BEOL整合方案，希望能够尽可能减小有效电容。Shieh说：“众所周知，在电介质刻蚀过程中，低k材料会受到各种物理或电化学的伤害。Applied Materials等公司为此进行了深入研究，发现通过刻蚀设备各种软硬件特征结构和功能的设计与开发，可以尽可能提高刻蚀工艺窗口，在超低压/低能环境中有效地完成光刻胶的原位去除，最大程度地保持低k材料的介电常数。洁净工作模式则可以消除氟记忆效应。这些新功能可以进一步保证k值不变，并且在同一反应器中完成多步工艺，缩短工艺周期。”
　　选择比问题
　　Mills非常清楚选择比问题给电介质刻蚀带来的困扰。他说：“人们普遍认为实际生产过程必须能够达到20:1以上的选择比。”也就是说，欲刻蚀材料的刻蚀速度必须比图形定义层材料的刻蚀速度快20倍以上。“以前，通常用光刻胶作为图形定义和阻止刻蚀的材料。当欲刻蚀材料为氧化硅或FSG时，只需使氧化物的刻蚀速度比光刻胶快20倍以上就可以了。这一要求并不太高，因为光刻胶是有机物，而氧化硅或FSG是无机物，性质完全不一样。但是对于SiLK（低k电介质）来说，我们就必须先问问自己该如何进行刻蚀。因此SiLK和光刻胶一样，都是有机物。目前所采用的方法是在光刻胶和SiLK之间增加一层无机薄膜层，SiLK刻蚀之前先通过刻蚀反应将光刻胶图形转移到无机薄膜层上，然后对SiLK进行刻蚀。经过图形转移的无机薄膜层在SiLK刻蚀过程中起到与光刻胶类似的作用。SiLK和氧化硅的刻蚀选择比可以高达40:1。”
　　问题在于有些材料既不是有机物也不是无机物，而是介于两者之间。“现在，你需要一些与有机/无机混合物或类OSG材料相比，刻蚀速度更慢的物质。”Mills说。“解决办法有三种。第一种方法是在刻蚀时采用多层堆叠硬掩膜技术，硬掩膜可以是有机、无机甚至是金属层。因为金属材料的化学性质与无机材料和有机材料完全不同，所以可能找到合适的化学反应满足选择比的要求。材料主要有三种：有机、无机或金属。最好不要采用复合材料或混合物作为掩膜层。”
　　“第二种方法是在顶部增加一层、两层甚至是三层硬掩膜层。刻蚀不同纵宽比结构（例如沟道、via等）时，由于各层材料堆叠在一起，因此总有与欲刻蚀材料化学性质完全不同的一层材料暴露在外面。”UMC，IBM和一些其它公司采用增加薄金属层例如钛或钛化物的方法，否则某些刻蚀工艺将缺乏必要的选择比。
　　第三种方法是NEC为130nm和90nm技术提出的单嵌入式工艺，他们采用先刻蚀via然后再刻蚀沟道的方法。该技术可以达到线宽分布均匀性的要求。但是，从成本角度来看，这只是一个折中方案。
　　当电介质由有机和无机材料组成（例如OSG材料）时，情况变得更加复杂。尽管碳含量的增加会降低介电常数，但是同时也会对电介质/光刻胶之间的刻蚀选择比造成严重的影响。令人感兴趣的是，另外一种降低k值的办法（增加孔洞或空气）却能改善刻蚀选择比。刻蚀多孔氧化硅时，可以采用光刻胶进行图形定义并作为刻蚀掩膜层。氧化硅/光刻胶的刻蚀速度比为20:1，而多孔氧化硅可以使刻蚀速度加快2~3倍，因此多孔氧化硅和光刻胶的选择比可以高达40:1或60:1。也就是说，只需提高无机或有机材料的多孔程度就可以显著提高其相对于掩膜层的刻蚀速度。当然，只有当材料组成发生变化、性质与光刻胶或掩膜层材料接近时才会出现以上问题。

　　另外一个严重的问题是刻蚀对材料的损伤，有时这种损伤在SEM下甚至根本就看不见。“对于密度较高的氧化硅、FSG来说，刻蚀只是去除了表面上的材料，不会对内部结构造成损伤。”Mills说。“但是，当你对具有不同化学性质的结构或材料进行刻蚀时，很难找到合适的化学反应使所有层的刻蚀速度都保持一致。对于同时具有有机和无机功能或组成的混合材料来说，最好能够找到合适的刻蚀气体，使刻蚀过程中对Si-键和C-键的攻击速度与它们在ILD材料中的浓度成比例。不幸的是，实际上很难使这两种反应按照相同的速度进行。更严重的问题是在进行下一步湿法清洗或阻障层（barrier）沉积工艺之前，你不知道会造成多么严重的损伤。因此，当发现清洗或barrier沉积问题时，有时其原因要追溯到好几步之前的刻蚀工艺。”
　　有时，你甚至会发现OSG刻蚀结构非常完美，但是清洗后CD变化50%的情况。对于barrier沉积工艺来说，刻蚀工艺形成的侧壁表面结构可以带来两种截然不同的效果：也许很幸运，也许是一场恶梦。如果其表面结构平整连续，而且没有断痕或倒置的侧壁斜面结构，barrier沉积的工艺窗口就很大。对于氧化硅或FSG双嵌入式结构来说，这是非常正常的情况，因为刻蚀选择比很高。“我们正在研究如何避免侧壁表面结构上所谓“veiling”、“bat wings”和微观沟道等缺陷。barrier沉积和ECD工程师非常害怕这些问题。”Mills说，“低密度结构的侧壁表面具有1nm、2nm和4nm等差异（不均匀性），这也会对barrier工艺造成挑战。”
　　“没有人能同时解决所有问题。我们必须根据相应材料进行特别的选择和处理。”Tegal公司市场部总监John Almerico说，“我们在铁电材料的刻蚀方面具有丰富的经验，因此
　　在高k领域我们具有一定的技术优势。钝化层（passivation）刻蚀是我们的另一专长，对这些非关键层电介质我们可以采用非常成熟的技术进行刻蚀，因此具有明显的成本优势。此外，我们非常关注将电介质材料用作硬掩膜层的发展趋势，这是一个很新的领域。”
　　刻蚀工艺的变化与转折
　　随着半导体向193nm光刻的发展，电介质刻蚀也面临着新的转折。Lam Research公司电介质刻蚀产品部副总裁Jeff Mark介绍说，这一转折发生在逻辑器件和存储器的90nm开发和130nm大批量生产阶段，并促进了存储器生产向110nm技术的迈进。
　　前段（FEOL）的挑战主要在于刻蚀纵宽比的增大，特别是DRAM电容器结构。当半导体技术从110nm转移到90nm时，很难刻蚀出那么深（>2.5um）的结构，同时还保持光刻胶的完整性和选择比，并获得预期的刻蚀结构和性能。人们正在寻求各种替代技术例如牺牲掩膜层技术（包括多晶硅或多层抗刻蚀掩膜层）以突破这些限制。后段的主要挑战则在于各种低k材料的应用。半导体正在向碳掺杂氧化硅、OSG等材料发展，其中有些使用了有机低k材料。