[转帖]集成电路产品之静电放电防护技术问题

第三类是所谓 『组件充电模式charged-device-model (CDM)』 之静电放电防护问题 :

随着集成电路产品之高度集积化 (Integration)，所谓 SoC (system-on-chip)产品之出现，其中包含众多之各类电路功能区块(circuit block)，此类产品一般都具有更大的晶粒面积 (chip size)，也就天生具有较大之晶粒电容，而此类产品之 I/O 脚位一般都有数百只脚(Pin)以上，因此会使用 flip-chip之覆晶封装(package)技术，而 flip-chip 之基板(substrate)大且薄，更加强整个集成电路产品之等效电容值，当此类产品在生产流程中如果累积了静电，虽然静电电压在严格控管之生产场所可能不高，但静电电荷(Q=C x V)确会因为等效电容值之大幅增加而增加许多，当具有静电累积的此类产品接触到接地的桌面与机器，便会产生静电放电电流，此种组件充电模式之静电放电电流经常远大于前述之人体放电模式，瞬间可高达 ~10A 的大小，更容易造成集成电路产品之损坏。在此类产品中，由于包含了许多电路在内，在高速运转之下产生之热能很大，为让此类产品能够稳定正常地工作，经常在flip-chip之覆晶封装上再加上散热用之金属盖在覆晶封装上表面，此金属盖正好是一个良好的天线效果，当覆晶封装之集成电路产品经过有电场或带电之材料表时，更容易吸引附近之静电电荷而累积在该覆晶封装之集成电路产品上，因而会造成更严重之生产良率损失，甚至有高达 ~10% 之不良率出现。因此覆晶封装之集成电路产品在设计之初如果没有考虑到这种组件充电模式之静电放电
防护问题，即将面对生产流程不良率居高不下之困扰。此种静电放电防护问题，其实可以在集成电路产品设计之初加入适当的防护电路即可有效解决，只是一般IC Designers 事先并不知道这个问题，或没有此类问题出现过，也就无法利用电路设计的方法来提高组件充电模式之静电放电防护能力。